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异构集成中有许多障碍

佚名整合编辑：太平洋科技发布于：2024-01-22 16:28

由华为云驱动

在追求“超越摩尔”和更高集成度的过程中，高级封装选项不断涌现。它已经成为许多高密度互连汇聚的地方，也是许多新的和熟悉的问题需要解决的地方。

该行业首次涉足细间距多die封装，利用带有硅通孔(TSV)的硅中间层来提供实质性的性能提升，尽管它仅限于高频(4GHz至6 GHz)并且硅中间层的成本很高。这刺激了替代方案的产生，例如桥和基板上的高密度扇出，每种都有其优点和缺点。

为了生产具有多个chiplet的高产模块，芯片制造商正在扩展现有工艺，充分利用扇出和嵌入式配置。他们还开始解决先进封装的设计挑战，这需要相当于组装过程的PDK。

“小芯片和异构集成已成为关键的推动因素，”日月光半导体高级总监曹立宏表示。“我们看到市场上出现了新的突破。有用于高性能计算的2.5D硅TSV集成，还有高密度扇出 RDL 和桥接，以及使用3D微凸点和混合键合实现高密度的die-to-die连接。”

互连的研究重点聚焦于2μm的线距重新分布层，并在先进的硅中间层中，采用0.65μm以满足高带宽要求。

从EDA到封装的协同设计

先进封装中架构的丰富性和故障的高成本正在鼓励器件设计过程和封装公司之间更密切的合作。EDA公司和OSAT正致力于协作设计工具集，以提高封装性能、降低成本并缩短集成封装的上市时间。

共同开发似乎是让封装中的小芯片发挥作用的关键，尤其是在整合不同公司的芯片时。我们的一位客户说得很好:“没有天生的3D工程师。所有2D工程师都必须在一夜之间成为2.5D和3D工程师，”新思科技产品管理高级总监谢卡尔·卡普尔(Shekhar Kapoor)表示。“在SoC领域，已经开发了多年的方法、参考流程和PDK，我们已经习惯了它们来进行设计。当你把所有这些部分结合在一起时，你不能把它看作是封装人员的问题或硅工程师的问题。你必须开始一起看待它。”

其他人也同意。“当我们设计芯片时，我们是基于从代工厂获得的PDK来设计的。代工厂投资了一个工艺设计套件，它为我们提供了ASIC设计师所需的数据，以了解该技术是什么，”Cadence的定制IC和PCB组产品管理组总监John Park说。“我们获得了库、签名设计规则和连接验证信息。我们知道，无论我们在创造什么，我们都将能够在提供PDK的铸造厂内组装那个东西，因为他们在指导我们。我们的包装上没有这个。”

这就要求各种设计、制造和封装过程尽可能地自动化，这样工程师就可以专注于新的设计和功能，而不是把所有的时间都花在今天更像是一系列具有许多单独组件的一次性封装上。

“设计工具越来越接近于将其理解为一个单一的设计。”Amkor Technology负责chiplets/FCBGA集成的副总裁Mike Kelly表示。“我们过去只有一个芯片，你可以完成所有的计时和签核，因为你在一个芯片里，每个人都知道发生了什么。有了先进的封装，你仍然需要考虑时间，当你有多个芯片时，你需要能够签核。3D添加了另一种元素，因为在物理世界中，我们很容易将包装视为三维的。但是，如何将其抽象为与Verilog或IC设计工具兼容的东西。我不能说它已经100%准备好了，但大客户正在让它发挥作用。”

更高水平的自动化也将有助于加快质量和共同开发时间。“对于基板设计案例，通常你有一个APD文件，它生成Gerber文件，然后你可以布线了。”日月光的Cao说。“但是高密度的RDL(再分配层)设计呢?”

ASE的RDL设计流程使用三个自动路由步骤。“我们利用包装设计工具来优化RDL设计，”她说。“之后，生成GDS文件。然后，从GDS文件中进行LVS(布局与原理图)检查和DRC(设计规则检查)，最后您将使用自动掩模设计工具生成掩模。通过使用自动布线，我们的方法可以将布线周期时间缩短50%。”

曹指出，单是自动掩膜生成器就能将处理时间从三天缩短到一个小时左右。

但先进封装的协同设计最好是在自己生产芯片和封装的公司内部进行优化，比如台积电(TSMC)、英特尔(Intel)和联华电子(UMC)。事实上，内部开发的chiplet和封装是大批量生产的主要先进封装。

1.1.000. 1M互连

封装中的电气互连数量正在突飞猛进地增长，随之而来的是可靠性问题。

“即使是在2.5D设计中，也有更多的连接，其中很容易包含40万到50万个凸起。”Ansys产品营销总监Marc Swinnen表示。“因为这些是微凸起，它们不能承受很大的剪切应力。你通过这些微凸点向这些芯片中输入100瓦，但你不会通过一个微凸点全部发送。你可能有一个100 × 100的区域，在那里它们并联传递所有的能量。但如果有一些小问题，如凹凸空隙或连接缩小，一旦得到热焊料软化，没有足够的支持，整个组件就会因不同的热膨胀而开始翘曲和移动。可靠性是一个巨大的问题。公司需要机械模拟这些3D组件在热应力和机械应力下的翘曲和弯曲，这对现场的可靠性和预期寿命有直接影响。”

为了优化封装性能，器件制造商正专注于优化各种架构中的die-to-die和die-to-package互连，无论是垂直构建微凸点、混合键合和桥接，还是水平构建扇出重新分布层。决定如何以及在何处形成互连正在成为封装集成的重要组成部分。

“在先进的封装中，我们需要一个非常高密度的互连结构来将所有这些东西连接在一起——实际上是一种欺骗系统，让它认为它仍然集成在一个芯片上，尽管有多个芯片连接在一起。”IMEC 院士、研发副总裁兼 3D 系统集成项目总监Eric Beyne 表示。“如今，人们花了很多精力来标准化芯片之间的通信，比如HBM、BoW(束线)或UCIe。这些标准需要为如何在硅中间层、硅桥和高密度RDL之间的结合提供技术指导，因为你需要非常、非常高密度的互连，才能使它们以低功耗工作。”

对于高性能应用，die之间的高带宽是必不可少的。“如果你在两个芯片之间进行更高带宽的互连，它往往是一个宽的、低功耗的接口，所以你需要一个相当高密度的中间层来实现这一目标。”Amkor Technology负责chiplets/FCBGA集成的副总裁Mike Kelly说。“这可能是封装行业的关键区别。你现在需要一个真正高密度的集成方案，允许你连接芯片，这样你就不会失去功能性能。”

在当今先进的封装中，热建模有助于描述潜在的故障点，但这并不是一个新问题。“如果你回到10000英尺的高度，看看电子系统的总体情况，最主要的两个故障原因是热和互连故障。”Ansys的Swinnen说。“当然，他们是有关系的。高温经常导致互连故障。因此，从一开始，互连就一直是电子设计的一个弱点。”

其他的弱点是最近才出现的。“越来越多的失效机制是低k裂纹。”Ansys公司Sherlock高级首席应用工程师Kelly Morgan表示。“在这种情况下，焊料在230°C左右的温度下凝固，低k介电介质和焊料之间的CTE不匹配会在互连上产生力矩，从而在超低k层上施加拉伸应力，从而导致裂纹。”

化学和机械变化的模拟在设计过程的早期部分非常有用，可以防止此类问题的发生。

在初始设计阶段应考虑热和机械特征，以最好地了解封装系统的性能，特别是在温度、振动或恶劣环境波动条件下的应力。例如，尽管并排坐着的两个die的热运动可能不同，但它们彼此的接近使它们的行为相似。

“当我们考虑封装领域的可靠性时，我们总是考虑温度循环，”Amkor的Kelly说。“你有CTE差异，这在你冷却和加热时产生压力。通常情况下，die会尽可能地靠近，因为你不想让中间插入变大，因为这是一个成本因素。所以die很难看到相同的热历史。”

在半导体领域，当涉及到不同的材料堆叠时，材料之间的相对CTE不匹配总是令人头疼。但是，对于基板上的多个封装，特别是在非对称布局中，CTE不匹配会导致更严重的问题。

热膨胀系数是压力温度的反函数。最佳的CTE匹配是硅和硅之间(晶圆的混合键合)，或硅对硅中间体(SiO2/铜)。硅(2.5 ppm/K)和有机中间体(BT, CTE = 15-16 ppm/K)之间的CTE不匹配很大。

由于 90% 的热量来自半导体，因此导热界面材料(TIM)通常夹在封装和散热器之间，为系统中的热量传递提供良好的热路径。在装配加工和现场使用的温度变化过程中，由于die、基板和集成散热器和散热器(盖)的CTE不匹配，TIM既散热又吸收一些应变。

TIM有几种材料解决方案，包括粘合剂、凝胶和润滑脂。大多数TIM由聚合物基组成，如环氧树脂或硅树脂，导电填料如铝、氧化铝、氧化锌或银。这些材料的优点是伸长率高，加工性好。不幸的是，这些TIM材料的热导率被限制在10 W/m-K左右。工程师们正在评估更多的导电材料，如镓-铟和镓-铟-锡合金，以及石墨烯，以改进TIM技术。即使是金属TIM也被广泛考虑，特别是在高功率应用中。

焊料为高级节点提供了挑战和解决方案。业界普遍认为，在10 µm间距以下，必须使用混合键接来连接铜-铜焊盘。

行业路线图显示了一种混合键合方法，例如在间距小于10μm的情况下，铜-铜直接键合。尽管压缩有助于克服固有翘曲，但热压缩键合(TCB)有助于实现具有一定翘曲的高质量焊料键合。带有NCP/NCF(非导电浆料/薄膜)的TCB有助于解决大模具/小间距/毛细管底填料或预分配底填料的挑战。

一个可能的缺点是，当间距越来越细时，迫使TCB中的焊料在铜尖和die垫之间的性质可能导致焊料突出，导致短路。

由于互连方法的变化(如混合键合)正在发生变化，与此同时，先进的封装正在出现，公司正在联合起来解决制造问题。例如，联华电子正在与Cadence、Winbond、Faraday和日月光合作开发W2W(晶圆对晶圆)3D-IC平台。通过整合供应商之间的设计、制造、3D集成电路、测试和封装专业知识，该集团旨在增加3D挑战，包括垂直集成的设计流程、晶圆到晶圆混合键合的对齐，以及经过验证的3D堆叠测试和组装路径。项目的目标是端到端解决方案，包括系统级验证。

扇出晶圆级封装

与现有的倒装芯片封装方法相比，扇出封装在更小、更薄的占地面积上提供了卓越的电气和热性能。高密度扇出RDL有两种类型——芯片先行和芯片后行。两者只是略有不同，但各有利弊。

在芯片先行中，首先将热释放带应用于载体晶圆，然后选择已知的好die(KGD)并放置在载体上。接下来，覆盖成型之后是载体释放，RDL形成，焊料碰撞，然后是模拟。在RDL先行中，首先是释放层，然后是RDL。接下来是已知的良好的die定位，其次是覆成型工艺，载体释放，焊球沉积和分割。

尽管从产量的角度来看，芯片后行的方法具有显著的优势，但芯片先行是更成熟的方法。

那么，为什么OSAT同时提供这两个过程呢?“芯片优先的方法可以提供稍高的性能，因为芯片信号直接连接到RDL层。但产量问题可能会推动具体决定使用芯片后行的FOWLP，”日月光半导体的Cao表示。“目前最小的微凸距为55µm至40µm，35µm的微凸距正在开发中。但如果采用芯片先行，就不需要微凸点，因此die对die间距可以减小到25µm。”

与微凸块缩放相关的产量限制鼓励了直接连接铜焊盘的混合键合工艺的开发。但是，混合键合的高成本和复杂性促使研发工程师将精力集中在制造更小的凸起上。Imec预测，使用带有晶圆级底部填充的半加成铜微凸块方案，可以从当今约 35μm 的节距限制发展到 20μm 水平。对于 10μm 以下的尺寸，使用锡凸块和 Cu/Sn 焊盘制造焊盘到凸块连接。

“如果我们采用更小的间距连接，例如，我们可以采用20µm的间距，而不是60µm的间距。”imec的Beyne表示“这立即将额外布线的长度和芯片上的面积减少了三倍。”

结论

chiplet集成封装的高密度互连驱动了更多可扩展的方法，包括微凸块缩放和混合键合。但每个封装本质上都是定制的，这大大增加了设计方面所需的工程工作量。随着业界对硅和有机中间体、RDL扇出和嵌入式选项之间的选择越来越熟悉，可靠性——特别是与热分析和机械分析相关的可靠性——成为了优先考虑的问题。随着集成挑战跨越设计、制造、测试和组装，Cadence、UMC、Winbond和日月光之间的合作可能会变得更加普遍。该行业将使封装中的小芯片集成成为现实，即使是来自不同设备制造商的小芯片。但这只是时间问题。

原文《MANY MORE HURDLES IN HETEROGENEOUS INTEGRATION》